Verilog HDL 浮点数除法器设计 浮点数的除法器设计,资料真的非常好,我做除法器的时候就是参考这本书的 语言: 其他 大小: 类型: tag: 上传人:haoyisheng 上传时间:2023-09-22 0 Verilog 浮点数加法器 利用verilog,以IEEE754标准实现浮点数加法 语言: 其他 大小: 类型: tag: 上传人:xiaoyang 上传时间:2023-09-15 0 2条