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很好的modelsim教程（ verilog vhdl都有） 很好的modelsim教程,适合初学者快速入门还有介绍altera FPGA的modelsim仿真免费的资料到哪里去找 还不快下载!
语言: 其他 类型: tag： 上传人：huaihua 上传时间:2023-09-28
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单周期CPU的Verilog实现 单周期CPU，实现了lw，sw，add，sub，slt，jmp指令
语言: 其他 类型: tag： 上传人：zhanzhil 上传时间:2023-09-28
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FPGA 使用verilog 编写的AD tlc549 测试程序，数码管做显示，本程序已验证 使用Verilog语言测试AD模块，该程序已经过验证，波形通过示波器检测正常。
语言: 其他 类型: tag： 上传人：youshanl968 上传时间:2023-09-26
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32位MIPS微处理器 32位mips 微处理器，是我费了很大心血弄出来的，绝对是你能找到最好用的，用nclaunch 编译通过，可以自己查看，有问题可以联系我
语言: 其他 类型: tag： 上传人：fuaoxing55 上传时间:2023-09-26
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Verilog HDL高级数字设计第二版习题答案 Verilog HDL高级数字设计（第二版）习题答案
语言: 其他 类型: tag： 上传人：rtesd 上传时间:2023-09-26
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RAM_top.rar 此程序是XILINX ISE 14.7 RAM IP核的调用，关于如何使用，我已经写的很清楚：https://blog.csdn.net/ciscomonkey/article/details/90453592
语言: 其他 类型: tag： 上传人：zhanzhil 上传时间:2023-09-25
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fpga实现循迹小车 此代码是使用verilog实现红外循迹小车的功能，包括所有的源文件及testbench仿真代码，已经通过实际验证
语言: 其他 类型: tag： 上传人：zhanzhil 上传时间:2023-09-25
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巴斯克 Verilog HDL入门（第3版）带目录清晰版 本书简要介绍了Verilog硬件描述语言的基础知识，包括语言的基本内容和基本结构，以及利用该语言在各种层次上对数字系统的建模方法。书中列举了大量实例，帮助读者掌握语言本身和
语言: 其他 类型: tag： 上传人：zhanzhil 上传时间:2023-09-25
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fpga 8位乘法器 verilog HDL 源代码 fpga 8位乘法器 verilog HDL 源代码；带有tstbench文件
语言: 其他 类型: tag： 上传人：32332 上传时间:2023-09-25
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基于FPGA的pcf8591的AD采样程序verilog 用verilog编写的基于PCF8591的AD采样程序，已经编译通过，并包含数码管显示模块（0~3.3V），以及将采集到的8位数据通过串口传输的功能
语言: 其他 类型: tag： 上传人：fuaoxing55 上传时间:2023-09-25
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FPGA波形发生器 FPGA 波形发生器 ，可以产生正弦波，三角波，方波，锯齿波，modelsim仿真，可以调节波形频率，幅值。
语言: 其他 类型: tag： 上传人：zhanzhil 上传时间:2023-09-24
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fpga verilog 电子琴 通过FPGA实现的电子琴，verilog，通过PS2键盘实现演奏功能，rom'中存储乐谱实现播放功能，可调节占空比实现音量控制，通过数码管显示音调，音量等信息
语言: 其他 类型: tag： 上传人：engl98 上传时间:2023-09-24
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Verilog描述的基于VGA的乒乓球游戏 该资源用Verilog模拟实现乒乓球游戏，并且具有及分功能，而通过FPGA在VGA上显示
语言: 其他 类型: tag： 上传人：tianbu 上传时间:2023-09-24
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Design Compiler student guide-学习手册 Design Compiler 学习手册，讲的比较详细，适合入门者，也可以当工具书查阅使用
语言: 其他 类型: tag： 上传人：huaihua 上传时间:2023-09-24
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系统全局时钟控制模块的verilog实现 利用verilog编写系统时钟模块，调用dll的IP核，将输入50MHz的系统时钟信号分频或扩频成所需要的24MHz和100MHz信号，简单易行，亲测可用
语言: 其他 类型: tag： 上传人：huaihua 上传时间:2023-09-23
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Verilog语法手册--夏宇闻 verilog语法手册--夏宇闻！！！！！！！！！！！！！！！！
语言: 其他 类型: tag： 上传人：wjd2002xx 上传时间:2023-09-23
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HDB3码的编解码的Verilog实现 在ISE开发环境下对HDB3码的编解码的Verilog实现，包含所有工程文件。
语言: 其他 类型: tag： 上传人：youshanl968 上传时间:2023-09-23
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Verilog设计一个能求出一个16bit字中两个相邻1之间最大间隙的电路。 Verilog设计一个能求出一个16bit字中两个相邻1之间最大间隙的电路。完成HDL设计及testbench描述
语言: 其他 类型: tag： 上传人：xiaoyang 上传时间:2023-09-23
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32位2进制转BCD码Verilog源代码 利用Verilog写的32位的2进制转为8个BCD码输出的程序，采用流水线处理，可以用在高速时钟上，而且所需时钟个数为各个位上的数之和。
语言: 其他 类型: tag： 上传人：engl98 上传时间:2023-09-23
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数字逻辑基础与Verilog设计（原书第2版）光盘 数字逻辑基础与Verilog设计(原书第2版)光盘
语言: 其他 类型: tag： 上传人：rtesd 上传时间:2023-09-22
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