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基于FPGA的拔河游戏设计 （1）拔河游戏机需要11个发光二极管排成一行，开机后只有中间一个亮点，作为拔河的中间线。游戏双方各持一个按键，迅速且不断地按动产生脉冲，哪方按得快，亮点就向哪方移动，
语言: 其他 类型: tag： 上传人：wjd2002xx 上传时间:2023-09-20
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Verilog编写的采集PCM1750串行输出的代码测试通过 使用ISE14.3编译环境。FPGA采用的是Spartan6系列，板子是Nexys3。
语言: 其他 类型: tag： 上传人：rtesd 上传时间:2023-09-20
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交通灯控制器 用Verilog HDL实现交通灯控制器。
语言: 其他 类型: tag： 上传人：yangfen 上传时间:2023-09-19
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直方图均衡图像增强的硬件在QuartusII 9.0下的verilog实现 该文件为QuartusII的工程文件，是直方图均衡图像增强的硬件实现，使用verilog编写。共4个子模块，总共6个输入输出引脚，输入：clk为时钟引脚，rst是复位信号*（高位有效），imagesize是
语言: 其他 类型: tag： 上传人：pppxxx 上传时间:2023-09-19
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verilog_IEEE官方标准手册-2005_IEEE_P1364 The Verilog® Hardware Description Language (Verilog HDL) became an IEEE standard in 1995 as IEEEStd 1364-1995. It was designed to be simple, intuitive, and effective at multiple levels of abstraction in astandard textual format for a variet
语言: 其他 类型: tag： 上传人：engl98 上传时间:2023-09-19
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基于FPGA汉明编解码 该程序完成16位NRZ码的汉明编解码，已调试通过，可直接下载使用，采用VERILOG设计，在QUARTUS II环境下编译，适用ALTERA芯片。
语言: 其他 类型: tag： 上传人：pppxxx 上传时间:2023-09-19
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FPGA数字信号处理六直接型IIR滤波器Verilog设计 使用Vivado完成直接型结构IIR滤波器Verilog HDL设计，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner
语言: 其他 类型: tag： 上传人：tianbu 上传时间:2023-09-19
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FPGA数字信号处理四Quartus FIR IP核实现 调用Quartus的FIR Compiler IP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner
语言: 其他 类型: tag： 上传人：haoyisheng 上传时间:2023-09-19
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FPGA数字信号处理三串行FIR滤波器Verilog设计 串行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner
语言: 其他 类型: tag： 上传人：engl98 上传时间:2023-09-19
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数字设计与Verilog实现 第5版.pdf 数字设计与Verilog实现 第5版 数字设计与Verilog实现 第5版
语言: 其他 类型: tag： 上传人：fuaoxing55 上传时间:2023-09-19
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计算机组成原理与设计Verilog版 计算机原理与设计：Verilog HDL版，李亚名-文字版pdf深入了解计算机设计的好书
语言: 其他 类型: tag： 上传人：haoyisheng 上传时间:2023-09-19
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Verilog编程艺术 魏家明著 本书深入地探讨了Verilog编程，分为七个部分：设计原则、语言特性、书写文档、高级设计、时钟和复位、验证之路、其他介绍。本书对这些部分做了重点的探讨：Verilog编码风格、Veril
语言: 其他 类型: tag： 上传人：wjd2002xx 上传时间:2023-09-19
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fpga 课程设计 课程设计 交通灯控制 fpga 基于fpga的课程设计
语言: 其他 类型: tag： 上传人：rtesd 上传时间:2023-09-19
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数字电子技术课程设计 医院病房呼叫系统 VeriLog代码Quartus 数字电子技术课程设计 医院病房呼叫系统纯VeriLog代码实现，涉及二分法，4位数码管译码器，和蜂鸣器的使用等。比较适合入门或者参考为课设。
语言: 其他 类型: tag： 上传人：tianbu 上传时间:2023-09-18
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FPGA 实现多进制FSK调制解调（含代码，运行文件） //该模块为8分频器module div8(clk,divout); //端口列表input clk;output divout; //端口说明reg [2:0]div;reg divout; //定义数据类型initialdivout=0; //初始化always @(posedge clk)begindiv=div+1;divout=div[2]; //3bit计数器，
语言: 其他 类型: tag： 上传人：zhanzhil 上传时间:2023-09-18
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Vivado下用Verilog编写的带冒险的5级MIPS流水线设计报告 .docx 带冒险的5级MIPS流水线设计报告，24页十分详细，与资源Vivado下用Verilog编写的带冒险的5级MIPS流水线配合使用
语言: 其他 类型: tag： 上传人：yangfen 上传时间:2023-09-18
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正弦波信号发生器verilog代码 完整的正弦信号发生器verilog程序代码，仿真已通过
语言: 其他 类型: tag： 上传人：engl98 上传时间:2023-09-18
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Verilog实现串口收发协议带奇偶校验位 本资源中的串口收发协议带奇偶校验，可以实现任意字符串的收发功能，绝对可用，开发工具是ISE14.7，用Verilog语言实现。。。。
语言: 其他 类型: tag： 上传人：wjd2002xx 上传时间:2023-09-18
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计算机组成原理 R-I型CPU相关文件 这是计算机组成原理的R-I型CPU设计的相关文件，里面包括各模块代码以及仿真实验的代码，使用ISE编写。
语言: 其他 类型: tag： 上传人：xiaoyang 上传时间:2023-09-18
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Verilog HDL入门第三版 Verilog 开发入门书籍，适合初学者开发学习。内容齐全。
语言: 其他 类型: tag： 上传人：zhanzhil 上传时间:2023-09-18
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