formality2016_fm_vL-2016.03-SP1.rar

Formality是高性能、高速度的全芯片的形式验证：等效性检查工具。它比较设计寄存器传输级对门级或门级对门级来保证它没有偏离原始的设计意图。 所谓形式验证，就是通过比较两个设计在逻辑功能是否等同的方法来验证电路的功能。这种方法的优点在于它不仅提高了验证的速度，可以在相当大的程度上缩短数字设计的周期，而且更重要的是，它摆脱了工艺的约束和仿真test bench 的不完全性，更加全面地检查了电路的功能。 Formality 是形式验证的工具，你可以用它来比较一个修改后的设计和它原来的版本，或者一个RTL 级的设计和它的门级网表在功能上是否一致。 Formality 有下面一些特点： ²跟事件驱动的模拟器相比，能要快验证出两个设计在功能上是否等同； ²不依赖于矢量，因此能提供更完全的验证； ²可以实现RTL-to-RTL、RTL-to-gate、gate-to-gate 之间的验证； ²有定位功能，可以帮助你找出两个设计之间功能不等同的原因； ²可以使用的文件格式有VHDL、Verilog、Synopsys 的.db 格式，以及EDIF网表等； ²可以实现自动的分层验证； ²使用Design Compiler 的技术库； ²同PrimeTime 一样提供两种界面：图形用户界面GUI 和命令行界面fm_shell；